我的OP終於勒完了...大概花了一個月
真得感謝超利害小悶大神
從手算寫spice暴力模擬電路兩個禮拜
layout op跟電容又花了兩個禮拜
只能說類比是個很藝術的東西
除了需要一點天份...
還要把電子學融會貫通
像我這總讀書丟三落四的人
剛好可以把舊的東西通通merge起來
不過浪費了一個月要再追上大家讀書的進度
實在有點困難
但是只要持續努力BJT也能磨成MOS(好像不可能@@")
不管怎樣沒有家人的中秋節也要月亮比外國圓!!
屈原沒參一腳還真是可惜
他應該去罰跪就起不來跳河了
不然他跳月球...
一次就可以吃月餅跟粽子了!!
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我瘋了...別管我
只管繼續連勝吧!!曼聯!!
目前分類:沒聲音的錄音筆實驗 (9)
- Sep 26 Sun 2004 07:36
終於...
- Sep 21 Tue 2004 04:31
9/22 OP LAYOUT 進度
連昨天的份...把Op不含電容lay完
發現...我接Ibias端沒繞出去...drc失敗先
不過明天應該10分鐘可以解決
還有困難的部分是電容的layout
drc 跟 lvs我都以經建好了...
只差明天驗證數不清的error吧@@"
先模擬一下可能的錯誤
1.阿...忘記把vdd跟vss還有gnd標上去@@"
2.metal跟poly不夠多(佔總面積)用硬塞的!?
3.電容硬幹讓他們媚趨起來(困難@@")
結論:
如果這個禮拜沒趕出來恐怕會佔去太多唸書的時間
這個月還要把複變跟拉氏以及線代複習
因為電子學還沒開始(學長建議各個擊破)
還剩五個月...扣掉明天晚上烤肉...
月餅節還是烤肉(是怎樣肉太多是吧@@")
還有這禮拜的layout(希望完工啦@@")
算算真的不到五個月...
誰叫時間跑的快...要五毛還不會給一塊
留中興的年頭也會像霓虹燈一班忽明忽滅的閃爍不定
我想還是trytry看吧
畢竟已經沒有後路了...
寧為玉碎不為瓦全是吧!!
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名利與實力的trade off
- Sep 15 Wed 2004 06:04
9/15 OP LAYOUT 進度
上完搞笑的電機機
馬上就上去孟堯晶片中心趕工Op的設計
約莫三個小時我終於將所有要求都達到了
也準備開始做Layout
萬萬沒想到原來我們給的AC都太小了...必須要1V
跟想像中灌小訊號相差甚遠
因此所有設計又得重來@@"
不過心裡有個小小的疑問就是
訊號又不見得會以1V的擺袱輸入呀!?
為何改變輸入也會影響到要求??
看來我還真沒有IC design的sense
設計這條路似乎還相當的漫長
所以更別提說要參加校內的五年一貫了!!
提早一年畢業我應該無法吧!
覺得自己還沒做好準備...不管哪方面...
還是需要時間去歷練才是
還有今天高中同學參加GRE似乎表現的不錯
我的電腦也算有一份貢獻^^"
希望下回輪到我去考也有亮眼的成績:D
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- Sep 03 Fri 2004 03:30
9/4 OP LAYOUT 進度
今天把spice檔弄出來了...
不過訊號測試是參考邱毛給的資料
(好像是之前老師上網報的課程)
只是手算的根本一點都不準@@"
後來又暴力模擬法將每個長寬比都調調看
不是gain夠pm太小就是相反
亂調到感覺不出來是.35的東西了@@"
是因為要求本來就無法達到嗎!?
更慘的是Pd大的嚇人...
做出來的東西是吃電的怪物!!
看來必須看看"我們兩家都是人"來增加靈感提高增益^^
還有Vd給大給小怎麼也有差呀!?
這樣輸入訊號會影響增益也挺恐怖的
隔幾天可能又要泡"孟堯網咖中心"了@@"
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- Aug 27 Fri 2004 05:43
8/27Op layout進度
step0.工作原理(有Cc回授的二級電路)
step1.手算各長寬比
step3.寫hspice檔測試是否符合(跑awaves)
step4.畫schematic圖生出netlist檔
step5.layout (p-cell,電容)
step6.DRC,LVS驗證通過
今天只是去孟堯把原理跟手算部分(step0,1)弄好
是CMOS Analog Circuit Design CH6.3
two stage Op Amps
給定1.輸入共模範圍2.增益期望大小3.電源供應
4.單一增益頻寬5.負載電容6.SR值7.消耗功率限制
求出每個MOS的W/L用.35製程製作
邱毛嘟嘟夫婦很厲害...
把手算好的data 寫出spice檔
快的跟鬼一樣!!只是gain沒上去...
我想應該w在給大一點
不但gain 變大1/f noise跟thermal noise都會變小
只是我也還沒跑...不知道.35有什麼長寬的特殊限制@@"
他們還提出一個令人深思的問題
.35製成是最小到.35um還是只能用.35um大小或倍數
應該是前者吧!!邱毛也同意前者!!
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- Aug 26 Thu 2004 04:08
8/26錄音筆進度
感覺遇到了瓶頸
A/D的Vref無法偏壓到2.5V
後級應該不會影響到前級的接腳呀!!
還有接地漏接CM反而有正訊號出來
而且並不小(聽到8歐母喇叭嘈雜的聲音就知道了)
但是地一但接上去...
訊號完全被吃掉了,測得741輸出的電流竟然大的嚇人
有50安培之多...我想輸出級AB纇應該已經被我們燒掉了吧@@"
實在是很納悶...輸出電流為何那麼大...經過一個電容訊號又不見了@@"
隔絕直流為何訊號也一起消失呢!?
好多疑問讓我們呆在電工實驗室3個小時
明天去跟老師報告吧!!
他老頭應該會氣死吧UU"
順便把電路圖掃出來問問B上的學長!!
- Aug 24 Tue 2004 06:11
8/24錄音筆進度
已經擱了兩個月的專題
現在做起來真的有點不太上軌
先是電源供應器有問題
後來又因為測試ADC圖跟data sheet弄得不一樣
少了電容以及3.5沒接地
所以發光二極體才會一直暗不下來
A/D這級總算KO了...緊接著是D/A的接線
訊號線分上下各四條還真不好接
還有輸出端接Vcc再接741跟輸出級
因為準位不同訊號有顛倒而且被截斷的現象
特別是在接地接0V時訊號似乎失真的很嚴重
可能你拿麥克風說"你好嗎?"
喇叭那端會輸出"你媽好!"之類的
還有輸出級準位也要調
不然一樣推不動...你你媽好更慘!!
硬體接線應該明天就可以完成了
A/D的電容充放電源裡是不是造成波形怪異的原因!?
還有D/A運用到R-2R的電阻接法以及電流鏡的原理(其實算是差動)
另外是D/A的測量方法...都是明天的重點
如果都ok應該就可以先跟老師報備進度...
然後就能簽名了^^
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- Aug 19 Thu 2004 04:54
大學部專題時間表
8/26訂定題目
9/9第一次報告
9/23第二次報告,交OPA作業
10/7第三次報告
10/21第四次報告
11/11第五次報告
11/25第六次報告
12/9交論文相關心得報告
評分標準:
OPA作業 60%
論文相關心得報告 30%
出席率 10%
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附註:硬體組meeting須再與老師聯絡
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- Apr 08 Thu 2004 05:00
學以致用-錄音筆製作實錄1
今天晚上去電工實驗室
將之前力仁去電子材料行買的ADC和DAC
在麵包板上兜出一個簡易的麥克風輸入擴音裝置
但是不知道是電阻值沒拿捏好還是線路本身有問題
訊號就是出不來
比小學生做的傳聲筒還遜!!
不過我覺得可能是麵包板的問題!!
因為IC沒有過熱,電容沒爆江
訊號的輸入也OK!!
明天再試試看吧!
畢竟羅馬也不是一天就完成電工實驗的!!(跟他好像沒關係!!)
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